Помоги проекту - поделись книгой:
На рис. 2.6 показан способ подключения кварцевого резонатора к сигнальному процессору. Конденсаторы должны иметь номинальную емкость от 22 до 33 пФ, а максимальная частота кварцевого резонатора должна быть вдвое ниже максимальной внутренней частоты процессора, поскольку внутри процессора производится аппаратное умножение внешней задающей тактовой частоты. Эта удвоенная частота выводится на сигнальный вывод CLKOUT процессора. Вместо кварцевого резонатора, для формирования задающей частоты синхронизации можно использовать интегральный генератор, который, однако, несколько дороже резонатора. В этом случае выход генератора необходимо подключить к выводу CLKIN процессора, а вывод XTAL оставить неподключенным.
Рис. 2.6. Способ подключения кварцевого резонатора к сигнальному процессору
Карта памяти процессора изображена в табл. 2.3. На первых двух фрагментах таблицы показаны режимы использования памяти программ. Эти режимы задаются с помощью внутреннего регистра PMOVLAY и подключения внешнего вывода процессора MMAP к нулевому потенциалу или к источнику питания соответственно. При сбросе процессора регистр PMOVLAY обнуляется, и подключается внутренняя память. В процессе выполнения программы содержимое этого регистра можно изменить, и переключить тем самым процессор на использование внешней памяти программ. Адресация памяти приведена в шестнадцатеричном формате записи.
Таблица 2.3.
| Параметр | Адрес | Память программ | Адрес | Память данных | Адрес |
|---|---|---|---|---|---|
| 8К слов ВНУТРЕННИЕ (PMOVLAY=0, MMAP=0) или 8К слов ВНЕШНИЕ (PMOVLAY=1 или 2, MMAP=0) | 0x3FFF … 0x2000 | 8К слов ВНУТРЕННИЕ (PMOVLAY=0, MMAP=1) | 0x3FFF … 0x2000 | 32 РЕГИСТРА | 0x3FFF … 0x3FE0 |
| 8160 слов ВНУТРЕННИЕ | 0x3FDF … 0x2000 | ||||
| 8К слов ВНУТРЕННИЕ | 0x1FFF … 0x0000 | 8К слов ВНЕШНИЕ | 0x1FFF … 0x0000 | 8К слов ВНУТРЕННИЕ (DMOVLAY=0) или 8К слов ВНЕШНИЕ (DMOVLAY=1 или 2) | 0x1FFF … 0x0000 |
Память программ может быть внутренней INTERNAL, т.е. размещенной на кристалле самого процессора, или внешней EXTERNAL, т.е. размещенной во внешних микросхемах памяти. Поскольку память программ организована 24 разрядными словами, суммарный объем внутренней памяти программ процессора может быть равен (8К слов+8К слов) × 3байта = 48 Кбайт.
На последнем фрагменте рисунка приведена карта памяти данных. Ее режим работы, как внешней или внутренней, определяется с помощью внутреннего регистра процессора DMOVLAY, который аналогично регистру PMOVLAY обнуляется при сбросе или включении процессора, обеспечивая тем самым включение режима использования внутренней памяти данных. В самой верхней области памяти данных размещены 32 служебных регистра процессора, которые организованы как память данных. Поэтому память данных усечена по объему на это количество ячеек памяти. Память данных организована шестнадцатиразрядными словами, поэтому суммарный объем внутренней памяти данных процессора составляет (8К слов + 8К слов) × 2байта = 32 Кбайт.
Учитывая разрядность банков памяти программ и памяти данных, суммарная емкость памяти процессора составляет 80 Кбайт. Это довольно большой объем памяти, достаточный для решения многих задач, написанных на языках ассемблера или Си.
В следующих главах, приведены примеры электрических принципиальных схем с применением описываемого сигнального процессора и рассказ о способах его программирования.
Глава 3. Практические схемы включения
В этой главе приводятся примеры принципиальных схем с применением сигнального процессора ADSP-2181, показывающие способ его подключения для применения в различных разработках.
Итак, приступим непосредственно к практике по освоению сигнального процессора. На рис. 3.1 изображена принципиальная схема тестовой платы для изучения процессора и отладки программ. Файл этой схемы, созданный в системе автоматического проектирования PCAD 4.5, записан на компакт-диск, прилагаемый к данной книге. На схеме показан способ включения самого сигнального процессора и периферийных устройств, подключаемых к нему. Рассмотрим последовательно все сигнальные выводы процессора и их назначение.
Рис. 3.1. Принципиальная схема тестовой платы
Рис. 3.1. Принципиальная схема тестовой платы (продолжение)
Рис. 3.1. Принципиальная схема тестовой платы (окончание)
Как видно из схемы, процессор D1 имеет несколько выводов для подключения питания, что связано с необходимостью распределения токоведущих цепей для обеспечения помехоустойчивости. Используемый в схеме сигнальный процессор допускает питание от источника напряжением 4,5…5,5 В. Стабилизированное напряжение питания 5 В поступает с разъема питания XP1. Конденсаторы CP2 и C3–C7 обеспечивают фильтрацию напряжения по низким и высоким частотам соответственно. Индикатор HL4 с токоограничивающим резистором R3 индицирует наличие питания в схеме. Для питания аналоговой части схемы используются дополнительные элементы фильтрации L1 и C8–C10.
Следующими важными цепями являются входы и выходы генераторных сигналов XTAL, CLKIN и CLKOUT. Первые две цепи предназначены для подключения внешнего источника синхронизации. На приведенной схеме показан способ подключения к процессору кварцевого резонатора BQ1. В случае применения интегрального генератора выход генератора подключается к выводу CLKIN, а вывод XTAL не используется. Стоимость генераторов на сегодняшний день еще превышает стоимость кварцевых резонаторов, поэтому к процессору подключен более дешевый кварцевый резонатор. Номинальная резонансная частота такого резонатора или генератора не должна превышать половину предельно допустимой частоты для данного процессора. Так, для процессора с максимальной тактовой частотой 40 МГц она не должна превышать 20 МГц. Конденсаторы C1 и C2 должны быть керамического типа, емкостью от 18 до 30 пФ.
Внутри процессора производится аппаратное умножение внешней частоты, которая затем используется для синхронизации процессора. Внутренняя частота процессора будет составлять 40 МГц, а длительность выполнения команд 25 нс. Внутренняя частота выводится также на CLKOUT процессора и может быть использована для синхронизации других микросхем, подключаемых к процессору.
Временная диаграмма сигналов синхронизации показана на рис. 3.2, а допустимые параметры этих сигналов приведены в табл. 3.1.
Рис. 3.2. Временная диаграмма сигналов синхронизации
Таблица 3.1
| Параметр | Минимум | Максимум | Единица измерения |
|---|---|---|---|
| Сигналы синхронизации | |||
| Требуемые длительности: | |||
| tCKI | 50 | 150 | нс |
| tCKIL | 20 | нс | |
| tCKIH | 20 | нс | |
| Характеристика переключения: | |||
| tCKL | 0,5tCK-7 | нс | |
| tCKH | 0,5tCK-7 | нс | |
| tCKOH | 0 | 20 | нс |
tCK= 0,5*tCKI
При выборе сигнального процессора необходимо пользоваться табл. 3.2, в которой приведены заводские маркировки и соответствующие им характеристики.
Таблица 3.2
| Заводская маркировка | Рабочий температурный диапазон, °С | Максимальная тактовая частота, МГц | Тип корпуса | Условное обозначение корпуса |
|---|---|---|---|---|
| ADSP-2181KST-115 | 0…+70 | 28,8 | TQFP-128* | ST-128 |
| ADSP-2181BST-115 | -40…+85 | 28,8 | TQFP-128 | ST-128 |
| ADSP-2181KS-115 | 0…+70 | 28,8 | PQFP-128** | S-128 |
| ADSP-2181BS-115 | -40…+85 | 28,8 | PQFP-128 | S-128 |
| ADSP-2181KST-133 | 0…+70 | 33,3 | TQFP-128 | ST-128 |
| ADSP-2181BST-133 | -40…+85 | 33,3 | TQFP-128 | ST-128 |
| ADSP-2181KS-133 | 0…+70 | 33,3 | PQFP-128 | S-128 |
| ADSP-2181BS-133 | -40…+85 | 33,3 | PQFP-128 | S-128 |
| ADSP-2181KST-160 | 0…+70 | 40 | TQFP-128 | ST-128 |
| ADSP-2181 KS-160 | 0…+70 | 40 | PQFP-128 | S-128 |
* TQFP — Plastic Thin Quad Flatpack (пластиковый тонкий четырехугольный плоский корпус).
** PQFP — Plastic Quad Flatpack (пластиковый четырехугольный плоский корпус).
В нашем случае использован процессор ADSP-2181KS-133 в корпусе PQFP-128, как получивший большое распространение и легко доступный. В табл. 3.3 приведено соответствие выводов корпуса этого процессора его сигналам.
Таблица 3.3
| Вывод | Сигнал | Вывод | Сигнал | Вывод | Сигнал | Вывод | Сигнал |
|---|---|---|---|---|---|---|---|
| 1 | PF0 | 33 | PWD | 65 | EBR | 97 | D23 |
| 2 | WR | 34 | IRQ2 | 66 | BR | 98 | GND |
| 3 | RD | 35 | BMODE | 67 | EBG | 99 | IWR |
| 4 | IOMS | 36 | PWDACK | 68 | BG | 100 | IRD |
| 5 | BMS | 37 | IACK | 69 | VDD | 101 | IAD15 |
| 6 | DMS | 38 | BGH | 70 | DO | 102 | IAD14 |
| 7 | CMS | 39 | VDD | 71 | D1 | 103 | IAD13 |
| 8 | GND | 40 | GND | 72 | D2 | 104 | IAD12 |
| 9 | VDD | 41 | IRQL0 | 73 | D3 | 105 | IAD11 |
| 10 | PMS | 42 | IRQL1 | 74 | D4 | 106 | IAD10 |
| 11 | А0 | 43 | FLO | 75 | GND | 107 | IAD9 |
| 12 | A1 | 44 | FL1 | 76 | D5 | 108 | IAD8 |
| 13 | A2 | 45 | FL2 | 77 | D6 | 109 | IAD7 |
| 14 | A3 | 46 | DT0 | 78 | D7 | 110 | IAD6 |
| 15 | A4 | 47 | TFS0 | 79 | D8 | 111 | VDD |
| 16 | A5 | 48 | RFS0 | 80 | D9 | 112 | GND |
| 17 | A6 | 49 | DR0 | 81 | D10 | 113 | IAD5 |
| 18 | A7 | 50 | SCLK0 | 82 | D11 | 114 | IAD4 |
| 19 | XTAL | 51 | DT1/FO | 83 | D12 | 115 | IAD3 |
| 20 | CLKIN | 52 | TFS1/IRQ1 | 84 | D13 | 116 | IAD2 |
| 21 | GND | 53 | RFS1/IRQ0 | 85 | D14 | 117 | IAD1 |
| 22 | CLKOUT | 54 | GND | 86 | GND | 118 | IAD0 |
| 23 | GND | 55 | DR1/FI | 87 | VDD | 119 | PF7 |
| 24 | VDD | 56 | SCLK1 | 88 | GND | 120 | PF6 |
| 25 | A8 | 57 | ERESET | 89 | D15 | 121 | PF5 |
| 26 | A9 | 58 | RESET | 90 | D16 | 122 | PF4 |
| 27 | A10 | 59 | EMS | 91 | D17 | 123 | GND |
| 28 | A11 | 60 | ЕЕ | 92 | D18 | 124 | IS |
| 29 | A12 | 61 | ECLK | 93 | D19 | 125 | IAL |
| 30 | А13 | 62 | ELOUT | 94 | D20 | 126 | PF3 |
| 31 | IRQE | 63 | ELIN | 95 | D21 | 127 | PF2 |
| 32 | MMAP | 64 | EINT | 96 | D22 | 128 | PF1 |
Сигнал -RESET обеспечивает сброс процессора в исходное состояние. Этот сигнал должен находиться в активном низкоуровневом состоянии при включении и перезагрузке процессора в течение не менее пяти тактовых периодов внешней синхронизации процессора. Обычно для надежного сброса процессора этот сигнал удерживается в активном состоянии не менее нескольких микросекунд. Формирование сигнала сброса в схеме возможно от любого из двух источников. Первый источник этого сигнала реализован на зарядной цепочке R1, CP1. В момент подачи питания на схему, конденсатор CP1 разряжен и на нем удерживается низкий потенциал в течении времени его заряда, достаточного для приведения процессора в исходное состояние. Диод VD1 обеспечивает быстрый разряд этого конденсатора в момент отключения или кратковременного пропадания питания. Кнопка SB4 предназначена для принудительного сброса процессора вручную. Резистор R2 ограничивает ток разряда, предохраняя контакты кнопки от образования искр, и устраняет дребезг контактов совместно с конденсатором CP1. Вторым источником сигнала сброса является сигнал — RESI с разъема XU1, который буферизуется шинным повторителем D4.1 и поступает на микросхему D6. С помощью элементов D6.3 и D6.4 оба сигнала объединяются в один сигнал сброса процессора в инверсном (-RESET) и неинверсном виде (RESET). Наличие неинверсного сигнала требуется для сброса других микросхем с активным высокоуровневым входом сброса.
Сигнал -ERESET и сигналы на выводах 59…65 и 67 процессора предназначены для подключения к нему специального аппаратного эмулятора EZ-ICE, который можно приобрести через представителей фирмы Analog Device в России. Выводы эмулятора подключены к разъему XEZ в соответствии с рекомендациями по применению данного сигнального процессора. Однако на практике вполне можно обходиться и без этого эмулятора.
Следующая группа сигналов -IRQL0, -IRQL1, -IRQ2 и -IRQE отвечает за передачу процессору внешних прерываний. В качестве источников прерываний могут выступать различные микросхемы, датчики, кнопки и т.п. Так, к сигнальному выводу -IRQE подключена кнопка SB5 через цепочку устранения дребезга контактов R22 и CP4. Резистор R23 предназначен для удержания сигнала прерывания в пассивном состоянии. В дальнейшем с ее помощью можно будет принудительно вызывать прерывание процессора при необходимости.
Следующие три сигнала обеспечивают запрос и предоставление внешней шины процессора другим внешним устройствам. На схеме сигнал запроса шины -BR используется только при подключении к схеме эмулятора EZ-ICE и подключен к разъему XEZ. Этот сигнал подтянут к шине питания для приведения его в пассивное состояние. Выходной сигнал -BG, подтверждающий предоставление шины процессором, также подключен к разъему XEZ. Сигнал -BGH не используется и остается не подключенным.
Далее следует группа важных сигналов порта прямого доступа к памяти процессора. Это шестнадцать мультиплексированных сигналов шины адреса данных IAD0–IAD15 и сигналы управления IACK, -IWR, -IRD, -IS, IAL. Данный порт можно использовать для загрузки программ и данных во внутреннюю память процессора и, кроме того, читать содержимое памяти процессора во время его работы. Это позволяет обходиться без эмулятора EZ-ICE, облегчает отладку программ и дает большую гибкость при разработке многопроцессорных схем. На схеме все эти сигналы подключены через буферные микросхемы D2, D3, D4.1, D5.1, D5.5 и D5.5 к внешнему разъему XU1. В дальнейшем мы рассмотрим специальный адаптер, который позволит нам оперативно загружать программы в процессор, читать и записывать данные в его память и окажет большую помощь в изучении самого процессора и освоении его системы команд и способов программирования. Цепочка элементов R4 и C11 фильтрует высокочастотные импульсы, проникающие на чувствительный вход IAL процессора, обеспечивая тем самым повышенную помехозащищенность. Резисторные сборки RN1 и RN2 подтягивают сигналы порта IDMA и прерываний к высокому пассивному уровню.
Следующие две группы сигналов последовательных портов SPORT0 и SPORT1 обеспечивают работу с последовательными устройствами. К порту SPORT0 в схеме подключен кодек DA1 типа MC14LC5480, который содержит в себе кодер и декодер с фильтрами и компандер. В отличие от аналого-цифрового и цифро-аналогового преобразователей, он отличается тем, что выполняет преобразование сигналов по А-типу или μ-типу. Фактически оба эти типа преобразования являются аппроксимацией логарифмической функции с различной степенью приближения. Они активно применяются в телекоммуникационных системах для цифрового преобразования и сжатия информации с максимальным сохранением соотношения сигнал-шум. Для этого аналоговые сигналы малой амплитуды дискретизируются чаще. Для сжатия цифровой информации используется функция компандирования, встроенная в кодек и сигнальный процессор. С помощью этой функции производится прямое и обратное преобразование 13- или 14-разрядных слов в 8-разрядные, за счет нелинейного прореживания. В цифровых каналах связи используются именно такие 8-битные данные. Для нормальной работы кодеку необходимы сигналы синхронизации и кадровые стробы приемника и передатчика. Эти сигналы формируются портом SPORT0 на выводах SCLK0, RFS0 и TFS0 соответственно. Все перечисленные сигналы синхронизации и стробов программируются в процессоре по направлению, частоте, длительности и фазовому сдвигу. Цифровые данные приемника и передатчика порта транслируются на кодек по сигнальным выводам DR0 и DT0 соответственно. Помимо перечисленных узлов, кодек содержит в себе операционные усилители и источник опорного напряжения для смещения напряжения на входах усилителей относительно нулевого потенциала. Аналоговый сигнал на кодек заведен с разъема XIN типа тюльпан, через развязывающий конденсатор C16.
Стабилитроны VS1 и VS2 защищают вход кодека от сигналов большой амплитуды. Резисторы R9 и R10 определяют коэффициент усиления входного сигнала. Опорное напряжение подведено к неинверсному входу кодека через резистор R12. Цепочка R11-C17 корректирует смещение по высоким частотам. Конденсатор C18 является фильтрующим. Оцифрованный сигнал поступает в процессор на вход DR0 для обработки или цифровой записи. В свою очередь, процессор посылает в кодек цифровые сигналы для последующего их преобразования в аналоговый сигнал. После цифро-аналогового преобразования сигнала DT0 от процессора выходной аналоговый сигнал с кодека поступает через ограничительный резистор R14 на разъем XOUT. Кроме того, этот же сигнал поступает на низкочастотный усилитель, выполненный на транзисторах VT1 и VT2. В нагрузку усилителя, через развязывающий конденсатор CR3, включена миниатюрная динамическая головка BA1. Она позволит прослушивать сигналы, генерируемые процессором через кодек. Резисторы R13 и R16 определяют коэффициент усиления всего каскада, а резистор R15 обеспечивает необходимое смещение на базах транзисторов.
Выводы порта SPORT1 являются многофункциональными. Они могут быть запрограммированы как на работу с последовательными устройствами подобно порту SPORT0, так и в альтернативном режиме как флаги входа-выхода и входы прерывания. В нашей схеме используется второй способ их применения. Вывод 51 порта будет работать как выход, а вывод 55 как вход. Кроме того, задействован вход прерывания IRQ1, для формирования прерывания процессора при поступлении информации по сигнальному выводу FI. Эти выводы задействованы для организации последовательного порта RS-232 или проще — компьютерного СОМ порта. Для этого они подключены к микросхеме преобразования уровней DA2. Эта микросхема преобразует ТТЛ уровни сигнала в уровни стандарта RS-232. Конденсаторы C12–C15 обеспечивают работу внутренних умножителей напряжения в микросхеме. Сигналы порта RS-232 выведены на девятиштырьковый разъем XRS1. Назначение сигналов на этом разъеме соответствует стандарту, принятому для персональных компьютеров IBM PC. В дальнейшем к этому порту можно подключить компьютер, с помощью нуль-модемного кабеля, для загрузки обучающих программ с помощью программного пакета EZ-KIT Lite, распространяемого фирмой Analog Device.
Сигналы А0–А13 являются адресными и предназначены для адресации внешней памяти или устройств ввода-вывода. В схеме они подключены к адресным выводам микросхемы постоянной памяти D7, а некоторые из них, к дешифратору устройств ввода-вывода D9.
Сигналы D0–D23 предназначены для передачи данных и для адресации. Младшие восемь бит этой шины участвуют в обмене данными только с расширенной памятью. В нашей схеме эта память не подключена и, соответственно, сигналы D0–D7 не задействованы. Разряды D8–D15 используются для передачи данных при обращении к байтовой памяти BDMA.
В нашей схеме эту роль выполняет микросхема постоянной флэш-памяти D7. Наконец, старшие разряды этой шины D16–D23 выполняют двоякую роль. При обращении к байтовой памяти они несут функцию старших адресных линий, а при обращении к устройствам ввода-вывода являются старшими разрядами шины данных.
Далее следуют сигналы записи -WR, чтения -RD и выборки внешних устройств. В нашей схеме из внешних устройств будет использоваться байтовая память D7, выбираемая сигналом -BMS с помощью дешифратора D8, и устройства ввода-вывода, выбираемые сигналом -IOMS с помощью дешифратора D9 и логических элементов D13.1, D13.2. В схеме присутствует восьмиразрядный регистр ввода D11 и восьмиразрядный регистр вывода D12. Первый из них позволяет снимать дискретные сигналы с различных цифровых датчиков, контактов и пр. А второй обеспечивает возможность управления цифровыми ключами, индикаторами и т.п. Выводы этих регистров заведены на разъемы XI и ХО соответственно.
Временные диаграммы циклов чтения и записи данных процессором, представлены на рис. 3.3 и 3.4, соответственно. Параметры сигналов для этих циклов приводятся в табл. 3.4 и 3.5.
Рис. 3.3. Временная диаграмма цикла чтения
Рис. 3.4. Временная диаграмма цикла записи
Таблица 3.4
| Параметр | Минимум | Максимум | Единица измерения |
|---|---|---|---|
| Чтение памяти | |||
| Требуемые длительности: | |||
| tRDD | 0,5 tCK - 9 + w | нс | |
| tAA | 0,25 tCK - 10.5 + w | нс | |
| tRDH | 0 | нс | |
| Характеристика переключения: | |||
| tRP | 0,5 tCK - 5 + w | 0,25 tCK + 7 | нс |
| tCRD | 0,25 tCK - 5 | нс | |
| tASR | 0,25 tCK - 6 | нс | |
| tRDA | 0,25 tСK - 3 | нс | |
| tRWR | 0,5 tCK - 5 | нс | |
Таблица 3.5
| Параметр | Минимум | Максимум | Единица измерения |
|---|---|---|---|
| Запись памяти | |||
| Характеристика переключения: | |||
| tDW | 0,5 tСK - 7 + w | нс | |
| tDH | 0,25 tСK - 2 | нс | |
| tWP | 0,5 tCK - 5 + w | нс | |
| tWDE | 0 | нс | |
| tASW | 0,25 tCK - 6 | нс | |
| tDDR | 0,25 tCK - 7 | нс | |
| tCWR | 0,25 tCK - 5 | нс | |
| tAW | 0,75 tCK - 9 + w | 0,25 tСK + 7 | нс |
| tWRA | 0,25 tCK - 3 | нс | |
| tWWR | 0,5 tCK - 5 | нс | |
* w — число циклов задержки * tCK
Из приведенных данных видно, что чтение и запись данных в процессор необходимо производить по нарастающему фронту сигналов чтения или записи соответственно, когда обеспечена достоверность данных на шине.
Следующая группа сигналов FL0-FL2 является битовыми выходными сигналами, которые работают только на вывод. К ним подключены индикаторы HL0-HL2 через буферный повторитель D4.2.
В отличие от FL0-FL2, выводы PF0-PF7 являются двунаправленными битовыми сигналами и могут быть запрограммированы как на ввод, так и на вывод побитно. Так, к выводу PF7 подключен индикатор HL3, а выводы PF0-PF3 будут запрограммированы как входы и к ним подключены кнопки SB0-SB3. Резисторы R5–R8 являются токоограничивающими, а резисторная сборка RN3 подтягивает сигналы управления и входные сигналы к высокому уровню.
Назначение сигнала MMAP было показано в предыдущей главе при рассмотрении способов организации памяти процессора. Поскольку в нашей схеме используется внутренняя память процессора и задействован механизм загрузки процессора, этот вывод подключен к нулевому потенциалу.
Сигнал -PWD отвечает за формирование немаскируемого прерывания при снижении питания процессора ниже нормы. Для его использования необходимо подключить к нему выход узла, отслеживающего напряжение питания и формирующего потенциал низкого уровня для формирования прерывания при снижении напряжения питания ниже установленной границы. В результате процессор успевает сохранить необходимые данные в энергонезависимой внешней памяти или выполнить другие необходимые инструкции для предотвращения неблагоприятных последствий, связанных с пропаданием питания. В нашей схеме данный сигнал подключен непосредственно к плюсовому выводу шины питания и не используется. Также не используется и выходной сигнал PWDACK, предназначенный для транзита сигнала, уведомляющего о снижении питания.
Наконец последний вывод процессора BMODE определяет интерфейс, через который будет производиться загрузка процессора. Если на этот вывод подан нулевой потенциал, загрузка процессора будет производиться через интерфейс BDMA, т.е. из байтовой памяти. В противном случае процедура загрузки будет производиться через интерфейс IDMA. В дальнейшем мы рассмотрим оба варианта загрузки. Для автоматизации процесса загрузки в схеме применен триггер, выполненный на элементах D4.1 и D4.2. В зависимости от источника сброса, триггер переключается в такое состояние, которое обеспечивает установку на выводе BMODE сигнала, необходимого для загрузки через соответствующий интерфейс.
Еще одно внешнее устройство в качестве дополнения схемы приведено на рис. 3.5. Это дополнение схемы не является обязательным и может не распаиваться на основную плату. Но если появится необходимость оснащения рассмотренной выше схемы еще одним последовательным портом типа RS-422, это дополнение поможет в этом.
Рис. 3.5. Внешнее устройство в качестве дополнения схемы процессора
Как видно из рисунка, схема содержит интегрированную микросхему UART D12 с подключенными к ней резонатором BQ2 и вспомогательными конденсаторами C19, C20 для запуска внутреннего генератора. Программирование этой микросхемы производится через сигналы шины данных DD0–DD7. Выходные сигналы микросхемы UART подключены к приемопередатчикам — преобразователям уровней сигналов DA3 и DA4 для организации последовательного порта RS-422. Элементы D5.2 и D5.3 инвертируют выходные сигналы управления UART, обеспечивая отключение приемопередатчиков DA3 и DA4 в момент сброса самого UART или при включении.
Элемент D5.3 инвертирует выходной сигнал запроса прерывания от UART. Резисторы R17–R21 обеспечивают пассивное состояние сигналов при отключенной линии связи. Этот порт позволяет обмениваться информацией со 127 другими устройствами по аналогичному порту на расстоянии до 1200 метров. Все сигналы порта выведены на разъем XRS2.
Вся схема может быть распаяна на небольшой макетной плате или на специально изготовленной плате с разработанной топологией электрических соединений. Для разработки топологии печатной платы необходимо создать файл посадочного места для компонента — процессора, который будет использоваться системой автоматического проектирования САПР. Чертеж корпуса процессора приведен на рис. 3.6.
Рис. 3.6. Корпус процессора
На нем даны все необходимые размеры в двух системах единиц измерения. В скобках приведены размеры в дюймах, а без скобок — в миллиметрах. Ввиду того, что процессор имеет большое количество выводов и мелкий шаг между ними, для изготовления электронных устройств с его применением может потребоваться разработка печатной платы. Однако некоторые умельцы используют другие хитрые приемы для установки таких компонентов на печатной плате. Одним из таких способов является наклейка фрагментов текстолита с контактными площадками по периметру установочного места компонента. После чего выводы компонента припаиваются к контактным площадкам этих фрагментов, и уже после этого тонкими проводниками осуществляется остальной монтаж всего устройства.
Естественно, контактные площадки фрагментов должны совпадать с шагом устанавливаемого компонента. Эти фрагменты можно вырезать, например, с неисправных компьютерных плат или подобрать из наборов, продающихся в специализированных магазинах по электронике.
В следующих главах говорится о внутренней программной модели процессора, а также о средствах и способах программирования сигнального процессора. А приведенная и описанная здесь схема поможет на практике начать освоение сигнальных процессоров.
Глава 4. Программно-логическая модель
Прежде чем начать разрабатывать программы для сигнального процессора, необходимо познакомиться с его программно- логической моделью, системой команд и программными инструментами. Освоение данного материала потребует времени и терпения. Но без хорошего знания этих основ невозможно будет научиться программировать сигнальный процессор.
Итак, начнем с программно-логической модели процессора. Такая модель для ADSP-2181 приведена на рис. 4.1.
Рис. 4.1. Программно-логическая модель ADSP-2181
На ней представлены все регистры процессора с указанием их размерности и условными обозначениями. Несмотря на многочисленность этих регистров, все они систематически распределены по логическим блокам процессора, что позволяет понять их назначение без особого труда.
Главный блок регистров представлен на рисунке слева, в процессорном ядре. В первую очередь это блоки регистров программных генераторов адреса DAG1 и DAG2. Данные блоки регистров включают в себя индексные регистры I, регистры длины буфера L и регистры-модификаторы M.
Все перечисленные регистры имеют размерность 14 бит. Эти регистры позволяют организовывать в памяти процессора циклические и линейные буферы, с автоматическим инкрементом адреса слов в этих буферах и отслеживанием их длины. В каждом из блоков генераторов адресов присутствует по четыре группы таких регистров. Использование этих и других регистров будет рассмотрено позже на конкретных примерах.
Блок программного автомата содержит регистры, отвечающие за автоматические операции процессора. В их число входят:
• программный счетчик с 16-уровневым 14-разрядным стеком PC STACK, для организации вызова подпрограмм и обработки прерываний;
• счетчик циклов CNTR с 4-уровневым 14-разрядным стеком COUNT STACK, для организации вложенных программных циклов;
• псевдорегистр OWRCNTR, для обновления значения счетчика CNTR;
• цикловой компаратор LOOP STACK с 4-уровневым 18-разрядным стеком, для обеспечения выполнения программных циклов без тактов ожидания.
Поделиться книгой: